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Tabella aggiornabile con tipologie memorie NAND

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Ciao, ho creato e sto aggiornando questa tabella con le varie tipologie di memorie NAND,
Se notate errori o inesattezze, aggiungo in targa il link per scaricare la slide originale in formato zip, editabile, cosi da essere corretta o aggiornata al bisogno.
nand1.jpg
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Liupen

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Ciao, ho creato e sto aggiornando questa tabella con le varie tipologie di memorie NAND,
Se notate errori o inesattezze, aggiungo in targa il link per scaricare la slide originale in formato zip, editabile, cosi da essere corretta o aggiornata al bisogno.
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Scarica la slide in formato zip (aprire con Libre Office)
Ok.
Specifica se sono 2D o 3D (esempio: le celle nand 2D MLC sono "garantite" per 5000 cicli).
Altra cosa che mi viene in mente, mi sembra che le QLC 96L sono a "meno di 1000 cicli P/E.
Comunque ne hanno fatte anche altre Z-nand, PLC e forse ancora qualcuna sperimentale.
 

Liupen

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Sono andato un po a vedere se ricordavo bene... no, naturalmente la memoria non è il mio forte :asd 3000 non 5000

Ti linko un po di roba per far chiarezza (speravi fosse così semplice eh!)

SLCmode_EN_1-.jpg

https://www.transcend-info.com/embedded/Essay-51

questi dati riguardano celle 2D (insisto che bisogna differenziare, solo perchè sono rompic... precisino su ste cose)
Anandtech ...d'annata, conferma https://www.anandtech.com/Show/Inde...lse&sort=0&page=3&slug=understanding-tlc-nand

Se dobbiamo fare un paragone, tra una cella 2D ed una cella 3D in funzione della durata (cicli), è come paragonare un motore diesel ad uno a benzina, tutti e due si muovono e si riescono quasi a distinguere componenti omologhe... ma le differenze superano ampiamente le similitudini.

comparazione 2D/3D (ovviamente le celle SLC sono solo esclusivamente planari) con l'aggiunta dell'elemento ECC

NL_KW37_Fig_2.jpg


altra https://searchstorage.techtarget.com/definition/write-cycle

Direi dopo tutto cio che leggi sopra che è più corretto scrivere SLC 2D e tutti gli altri 3D (se non viuo fare un distinguo MLC 2D MLC 3D e TLC 2D TLC 3D... QLC solo 3D)
 
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Dai un occhio al grafico di pagina 7 per favore (vedi fonte) , dalla fonte che ho io (La ho perchè è stata linkata in uno streaming del Computex di Kioxia ), vedo le MLC fare da step-in-up 2D -> 3D.
PS Appena ho tempo approfondisco con i tuoi link sui cicli (y)
fonte
 

Liupen

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Dai un occhio al grafico di pagina 7 per favore (vedi fonte) , dalla fonte che ho io (La ho perchè è stata linkata in uno streaming del Computex di Kioxia ), vedo le MLC fare da step-in-up 2D -> 3D.
PS Appena ho tempo approfondisco con i tuoi link sui cicli (y)
fonte
Nella slide è come se si fossero completamente dimenticati che le MLC 3D 2bit sono state prodotte e per qualche anno hanno fatto parte di SSD Samsung molto noto.
:look: anche Wiki non le cita...anche kingston :sweat: spetta che me le sono sognate
https://www.kingston.com/italy/it/solutions/pc-performance/difference-between-slc-mlc-tlc-3d-nand
https://en.wikipedia.org/wiki/Multi-level_cell

Ah no...
https://www.samsung.com/semiconductor/global.semi.static/2bit_V-NAND_technology_White_Paper-1.pdf

Mi sento vecchio...

Tutto iniziò con Samsung che si "inventò" (niente perchè qualcun altro le studiava ma tardò... Micron/Intel) le V-Nand passando dalle MLC 2D alle MLC 3D e rispettivamente TLC 2D alle TLC 2D. Impilò ben 24 strati o piani (Layer) e creo la tecnologia a trappola di carica CTF.
In pratica si è passati - tornando al fulcro della discussione (che poi mi dirai come ripulire) - dai 3000 cicli dichiarati a ben 10000 o 35000 (mettetevi d'accordo con ste tabelle! :rovatfl:)
 
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Black

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Attenzione: i PEC (P/E cycles - program erase cycles) variano da NAND a NAND, ma modello specifico, non solo se 2D o 3D o dal numero di layer. Anche dal design della cache SLC e dall'ECC del controller come si può vedere dall'immagine postata prima.

1) i PEC variano da modello di NAND a NAND perché alcune hanno una geometria interna diversa, vedere per esempio le Micron B16A e B17A: entrambe 64L TLC ma B16A con 1500 PEC LDPC e B17A con 2000 PEC LDPC (ha anche una densità maggiore e due piani in più). Stesso discorso per le B27A e B27B sempre di Micron: nonostante entrambe siano 96L TLC le B27A hanno 2000 PEC LDPC mentre le B27B hanno 3000 PEC LDPC (le B27B hanno un I/O più veloce, 1200 MT/s). Stesso ragionamento per le B47R e B48R - 176L;
2) variano dal design della cache SLC perché un design statico offre maggiori PEC rispetto a uno dinamico che non offre niente in più, anzi, in generale riduce la vita del drive visto che aumenta il WAF. Utilizzare un design statico può far arrivare le NAND addirittura a 30-40K PEC, ma anche qui dipende dal modello specifico delle NAND - naturalmente dopo la saturazione della cache questi 30-40K "svaniscono" e si torna a quelli "normali";
3) variano dall'ECC del controller perché, beh, un ECC più sofisticato allunga la vita delle NAND e di conseguenze di quella del drive intero. L'LDPC è migliore del BCH, sia come funzionamento e sia come codeword.

@Liupen dipende di quali QLC parli, perché per esempio quelle di Micron no, le N28A sono garantite per 1500 PEC LDPC. Non so quanti PEC hanno le BiCS4 (QLC), però.

@Cris Bonis Italy dimenticherei le HLC (7-bit), dai test di Kioxia risultano addirittura inferiore alle 8-bit (OLC) per via dell'architettura split-gate (che sembra essere la futura architettura per NAND QLC in su).

Buona fortuna comunque se vuoi fare più slide in cui parli molto più approfonditamente. Ti dico solo che non è affatto semplice trovare informazioni sulle NAND attuali. Io ci sto lavorando con un mio amico e con ****** sul fare un database di NAND (stiamo facendo quello sugli SSD) ed è un manicomio per ora. :look
 
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Ho qualche spyware sul PC ?:asd stavo giusto guardando questa pagina...:oops:
degradation-versus-P-E-cycling
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Nella slide è come se si fossero completamente dimenticati che le MLC 3D 2bit sono state prodotte
Praticamente, hanno letteralmente ruotato di -90 gradi la MLC, poi, hanno cominciato ad aggiungere layer, uno sull'altro, et voilà...3D :keith:
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Aggiungo, per ora il 3D a MLC.
nand3.jpg
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Io ci sto lavorando con un mio amico e con ****** sul fare un database di NAND (stiamo facendo quello sugli SSD) ed è un manicomio per ora. :look
Ma ci saranno marche e modelli o solo il nome dei Chip ?
 

Black

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Mi pare di averlo letto quel paper e di averlo completo. Non è semplice da capire, però leggendo l'astratto si capisce che con l'aumento della tensione del control gate (una "parte" delle celle NAND, serve per mandare l'I/O al controller e per collegare la cella alle word-line) durante una cancellazione (erase) può rallentare la "chiusura della finestra" di un ciclo dato che una tensione maggiore del CG può "spingere" il potenziale del floating gate in una parte graduale della curva read-out (sempre dell'FG) e a sua volta ridurre il degrado read-out. Tra l'altro i risultati dimostrano che ridimensionando lo spesso dell'ossido del gate può ridurre la degradazione read-out.

Devo dire molto interessante ma... alquanto vecchio.
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Ma ci saranno marche e modelli o solo il nome dei Chip ?
Tutto: produttore, modello, PEC, velocità dei die e I/O, package con i pin, ecc.
 
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Liupen

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Attenzione: i PEC (P/E cycles - program erase cycles) variano da NAND a NAND, ma modello specifico, non solo se 2D o 3D o dal numero di layer. Anche dal design della cache SLC e dall'ECC del controller come si può vedere dall'immagine postata prima.
E' vero che ogni NAND prodotta da fab diverse a parità di tipologia, realmente sarà più o meno durevole P/E ma non sono elementi della cella... ne la cache SLC, ne gli algoritmi ECC (appunto fanno parte del controller).
Giusto invece è dire che dipendono - ma bisogna trovare della letteratura in proposito (anche quella che ho criticato su tom' s ovvero i dati dello stesso produttore) - cose come la tecnologia costruttiva (FG/CT), il numero di piani, densità, il numero di string stack, forse anche la posizione della parte logica (per le 3D odierne).
@Liupen dipende di quali QLC parli, perché per esempio quelle di Micron no, le N28A sono garantite per 1500 PEC LDPC. Non so quanti PEC hanno le BiCS4 (QLC), però.
Non ricordo dove lo lessi.

Ho qualche spyware sul PC ?:asd stavo giusto guardando questa pagina...:oops:
degradation-versus-P-E-cycling

Raga non addentratevi in cose troppo complesse.
Si parla semplicemente del degrado della cella che è la BASE, il motivo per cui si dice "le celle poi si esauriscono" :sisi
I cicli sono degli standard all'origine empirici, meglio non tirare fuori articoli ad cazzum se no non si raggiungono dei punti fermi.
Nel tuo schema metterei solo SLC 2D e tutte le altre voci 3D se no dovresti mettere tutti i valori dei cicli per le 2D che sono diversi da quelli 3D (che ci sono in didascalia). Almeno... io farei così.
Fai tu.

praticamente, hanno letteralmente ruotato di -90 gradi la MLC, poi, hanno cominciato ad aggiungere layer, uno sull'altro, et voilà...3D :keith:

praticamente...
progetto-mary-poppins-coros-id-qualificazione-per-babyistter.jpg
:silly-couple:


Mi pare di averlo letto quel paper e di averlo completo. Non è semplice da capire, però leggendo l'astratto si capisce che con l'aumento della tensione del control gate (una "parte" delle celle NAND, serve per mandare l'I/O al controller e per collegare la cella alle word-line) durante una cancellazione (erase) può rallentare la "chiusura della finestra" di un ciclo dato che una tensione maggiore del CG può "spingere" il potenziale del floating gate in una parte graduale della curva read-out (sempre dell'FG) e a sua volta ridurre il degrado read-out. Tra l'altro i risultati dimostrano che ridimensionando lo spesso dell'ossido del gate può ridurre la degradazione read-out.
Sa di supercazzola copiata... :asd

Black?
Sei bravo e hai letto tantissimo, mettici la testa per capire cosa leggi.
PS. detto da un cinquantenne ad un neanche ventenne :kissing:


Si comunque, vecchia e riferita ad una transistor teorico in floating gate (che come dire l'origine della cella NAND)

Cita l'abstract:
In questo articolo, è stata studiata la degradazione della "cancellazione" nella durata del ciclo programma/cancellazione (P/E) della memoria flash. Si è riscontrato che l'aumento della tensione del gate di controllo (CG) (V/sub CG/) durante la cancellazione può rallentare la "chiusura della finestra" della resistenza del ciclismo poiché un V/sub CG/ più elevato può "spingere" il potenziale FG in un graduale parte della curva I/sub Read-out/-V/sub FG/ e a sua volta riduce la degradazione della corrente di lettura. Inoltre, i risultati sperimentali mostrano che la riduzione dello spessore dell'ossido di gate sotto FG può ridurre efficacemente l'I/sub Read-out/degrado nel test di resistenza al ciclismo.

Split-gate è il punto di entrata della tensione.
Read-out è un valore di letture portate a termine (senza ECC)

Posto che la cancellazione (P/E dovrebbe essere E/P visto che normalmente è questa la sequenza), avviene con una tensione applicata in senso verticale (programmazione pure nell'altro senso), la lettura con una tensione molto più bassa in senso trasversale (linea blu).

1636661576623.png
[ho fatto pure gli elettroni: rossi in stato I (erase) e blu in stato 0 (program)]

Chen nota che applicando tensioni per cancellare -> più alta di quella per programmare (ovviamente gli elettroni devono tornare al semiconduttore) <- può causare (spingere) il Gate flottante a migliorare le proprie prestazioni riducendo la degradazione (meno errori di lettura)

1636663758870.png


Questa è la degradazione (come letture) al variare della tensione immessa (da 11 a 13V).
Si parla solo degli effetti della cancellazione (applicazione tensione ""rossa")
Tensione più alta. Cancello una volta, due, tre.... ecc l'efficienza della lettura è sempre alta.
Tensione decisamente più bassa. Cancello 1,2,3,4.... l'efficienza di lettura crolla molto più rapidamente.

Risultato dunque è: aumentare la tensione per la cancellazione sul FG, determina un miglioramento del successivo ciclo di programmazione.

Poi Chen ha aggiunto un altro elemento, ovvero variare lo spessore dello strato di ossido che deriva dal semiconduttore.

1636666029510.png


Nel diagramma solo tensione 13V VS 11V.

Risultato: la riduzione dello spessore dell'ossido (del silicio che genera gli elettroni) di gate sotto il Gate flottante, può ridurre efficacemente il degrado delle letture.

Penso si possa interpretare intuitivamente:
meno ossido vuol dire meno elettroni liberi e dunque un passaggio della tensione di controllo più "chiara" nel dualismo: passa corrente = cella vuota/no bit oppure non passa corrente (parlo della linea blu sopra) = cella piena/si bit
ovviamente, tensione maggiore vuol dire maggiore efficienza nel ritorno degli elettroni ed una "finestra di ritorno" a chiusura più rapida e pronta per la succ. programmazione.

Il meccanismo di degrado nelle NAND Flash però continua con quello prodotto in fase di Programmazione :asd

x16.png
 
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Sa di supercazzola copiata... :asd

Black?
Sei bravo e hai letto tantissimo, mettici la testa per capire cosa leggi.
Sì sì ma per l'amor del cielo, ho citato apposta l'abstract proprio perché non ci ho capito così tanto, ma non ci ho dato troppo peso, in fin dei conti è un paper vecchio di più di vent'anni. Piuttosto che leggermi paper di questa vecchiaia me ne leggo di più recenti che includono tecnologie nuove (ieri ho iniziato un libro e sembra interessante).
PS. detto da un cinquantenne ad un neanche ventenne :kissing:
Dai quasi!... o forse no...

Comunque ottima spiegazione, come sempre. ;)
 
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ho zippato.... :asd :asd
Chen nota che applicando tensioni per cancellare -> più alta di quella per programmare (ovviamente gli elettroni devono tornare al semiconduttore) <- può causare (spingere) il Gate flottante a migliorare le proprie prestazioni riducendo la degradazione (meno errori di lettura)

Risultato dunque è: aumentare la tensione per la cancellazione sul FG, determina un miglioramento del successivo ciclo di programmazione.

Poi Chen ha aggiunto un altro elemento, ovvero variare lo spessore dello strato di ossido che deriva dal semiconduttore.

la riduzione dello spessore dell'ossido (del silicio che genera gli elettroni) di gate sotto il Gate flottante, può ridurre efficacemente il degrado delle letture.
tensione maggiore vuol dire maggiore efficienza nel ritorno degli elettroni ed una "finestra di ritorno" a chiusura più rapida e pronta per la succ. programmazione.
 

Liupen

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Understanding Life Expectancy of Flash Storage

Ciao, Sono un attimo preso in questi giorni, ma in questa pagina di NI ho trovato delle formule seguite da spiegazioni in materia (PEC (P/E cycles - program erase cycles)) , sempre che siano corrette ;)
Non mi piace il termine PEC, ?sono Program/Erase Cycles con acronimo P/E.
Letto.
Complessa la cosa ma riduce tutto ad una formula… proviamola:

1637225365013.jpeg

Un ssd puó essere scritto complessivamente (senza perdita dei dati) n. volte, considerando il dato di durata stimata delle celle con cui è fabbricato, ma dividendo il dato, moltiplicando fra loro fattori come: il numero di anni considerati nel calcolo, la variazione di temperatura di conservazione dei dati e la amplificazione di scrittura dovuta al controller all’uso abituale dell’ssd.
 

Liupen

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Mettiamo il mio samsung 970 evo plus da 1tb.
La cella v-nand tlc rientra diciamo vedendo ta tua tabella, nei 3000 C/E.
Come STF prendo 5 anni (ne sono passati 3).
Come temperatura di stoccaggio prenderei 55* C, quindi un 6.4
L’amplificazione di scrittura me la posso calcolare usando crystaldiskinfo. Diciamo che è quasi 2 (è bassa perchè non è un ssd con sopra un OS).
Facendo il calcolo
3000 / (5 x 6,4 x 2) = 46,9
Moltiplicato per la grandezza dell’ssd (1000 GB) sono 46900 GB cioè 45,8 TB

Puó essere anche giusto, per lo meno mi pare congruo.
Come viene da sempre comunque ripetuto, la coerenza o meglio perdita dei dati, specie con un os sopra, determina molto prima degli errori e bsod.
È, questo 45,8 GB un dato indicativo direi che un controllo periodico allo smart dell’ssd potrebbe essere ancora più efficace per prevenire problemi.
 
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Stanchi dei Program/Erase Cycles... fu cosi che tornarono ad usare gli HDU tradizionali... :asd

link: FUTURE :oops:

large-thumbnail[1].jpg
 
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Liupen

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E, in diversi U.S. Patent, viene usato l’acronimo “PEC” per appunto i “program/erase cycles”:
Non mi capita di leggerlo spesso negli articoli, anzi... sarà una cosa recente o limitata a certi autori che vogliono crearsi dei loro linguaggi (sempre stato P/E). Poi per noi in Italia l'acronimo PEC è già in uso prima ancora che venisse conosciuto l'SSD (specie per chi come me di PEC ne manda una decina al giorno... :tonguemoving:)

Stanchi dei Program/Erase Cycles... fu cosi che tornarono ad usare gli HDU tradizionali... :asd

link: FUTURE :oops:

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Si me lo hanno fatto presente qlc giorno fà.
Esperimento di Seagate per rilanciare gli hdd nel mondo clouding.
Per come la vedo, per sfruttare un nvme si devono ovviamente usare degli hdd in parallelo se no il (guarda caso) parallelismo del nvme non sarebbe tale.
Come quando si collega un hdd ad una usb che andrebbe a 300 MB/s ...peccato che il disco rimane disco e se sfiora i 180 MB/s già c'è da essere felici.
Combattere la latenza maggiore di un hdd è una battaglia con i mulini a vento, non si riuscirà a produrre un I/0 pari a quello di un SSD.
Però nulla vieta di provare a spingere all'estremo una tecnologia che per anni è stata la sola nello storage. ?
 

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Stanchi dei Program/Erase Cycles... fu cosi che tornarono ad usare gli HDU tradizionali... :asd
Stanchi di PEC? Memorie PCM (phase change memory) - Intel 3D XPoint, Samsung Z-NAND, Toshiba XL-Flash -, allora. L’architettura PCM rispetto a quelle delle NAND Flash “normali” è avanti di decenni…
 
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