Attenzione: i PEC (P/E cycles - program erase cycles) variano da NAND a NAND, ma modello specifico, non solo se 2D o 3D o dal numero di layer. Anche dal design della cache SLC e dall'ECC del controller come si può vedere dall'immagine postata prima.
E' vero che ogni NAND prodotta da fab diverse a parità di tipologia, realmente sarà più o meno durevole P/E ma non sono elementi della cella... ne la cache SLC, ne gli algoritmi ECC (appunto fanno parte del controller).
Giusto invece è dire che dipendono - ma bisogna trovare della letteratura in proposito (anche quella che ho criticato su tom' s ovvero i dati dello stesso produttore) - cose come la tecnologia costruttiva (FG/CT), il numero di piani, densità, il numero di string stack, forse anche la posizione della parte logica (per le 3D odierne).
@Liupen dipende di quali QLC parli, perché per esempio quelle di Micron no, le N28A sono garantite per 1500 PEC LDPC. Non so quanti PEC hanno le BiCS4 (QLC), però.
Non ricordo dove lo lessi.
Ho qualche spyware sul PC ?
stavo giusto guardando questa pagina...
degradation-versus-P-E-cycling
Raga non addentratevi in cose troppo complesse.
Si parla semplicemente del degrado della cella che è la BASE, il motivo per cui si dice "le celle poi si esauriscono"
I cicli sono degli standard all'origine empirici, meglio non tirare fuori articoli ad cazzum se no non si raggiungono dei punti fermi.
Nel tuo schema metterei solo SLC 2D e tutte le altre voci 3D se no dovresti mettere tutti i valori dei cicli per le 2D che sono diversi da quelli 3D (che ci sono in didascalia). Almeno... io farei così.
Fai tu.
praticamente, hanno letteralmente ruotato di -90 gradi la MLC, poi, hanno cominciato ad aggiungere layer, uno sull'altro, et voilà...3D
praticamente...
Mi pare di averlo letto quel paper e di averlo completo. Non è semplice da capire, però leggendo l'astratto si capisce che con l'aumento della tensione del control gate (una "parte" delle celle NAND, serve per mandare l'I/O al controller e per collegare la cella alle word-line) durante una cancellazione (erase) può rallentare la "chiusura della finestra" di un ciclo dato che una tensione maggiore del CG può "spingere" il potenziale del floating gate in una parte graduale della curva read-out (sempre dell'FG) e a sua volta ridurre il degrado read-out. Tra l'altro i risultati dimostrano che ridimensionando lo spesso dell'ossido del gate può ridurre la degradazione read-out.
Sa di supercazzola copiata...
Black?
Sei bravo e hai letto tantissimo, mettici la testa per capire cosa leggi.
PS. detto da un cinquantenne ad un neanche ventenne
Si comunque, vecchia e riferita ad una transistor teorico in floating gate (che come dire l'origine della cella NAND)
Cita l'abstract:
In questo articolo, è stata studiata la degradazione della "cancellazione" nella durata del ciclo programma/cancellazione (P/E) della memoria flash. Si è riscontrato che l'aumento della tensione del gate di controllo (CG) (V/sub CG/) durante la cancellazione può rallentare la "chiusura della finestra" della resistenza del ciclismo poiché un V/sub CG/ più elevato può "spingere" il potenziale FG in un graduale parte della curva I/sub Read-out/-V/sub FG/ e a sua volta riduce la degradazione della corrente di lettura. Inoltre, i risultati sperimentali mostrano che la riduzione dello spessore dell'ossido di gate sotto FG può ridurre efficacemente l'I/sub Read-out/degrado nel test di resistenza al ciclismo.
Split-gate è il punto di entrata della tensione.
Read-out è un valore di letture portate a termine (senza ECC)
Posto che la cancellazione (P/E dovrebbe essere E/P visto che normalmente è questa la sequenza), avviene con una tensione applicata in senso verticale (programmazione pure nell'altro senso), la lettura con una tensione molto più bassa in senso trasversale (linea blu).
[ho fatto pure gli elettroni: rossi in stato I (erase) e blu in stato 0 (program)]
Chen nota che applicando tensioni per cancellare -> più alta di quella per programmare (ovviamente gli elettroni devono tornare al semiconduttore) <- può causare (spingere) il Gate flottante a migliorare le proprie prestazioni riducendo la degradazione (meno errori di lettura)
Questa è la degradazione (come letture) al variare della tensione immessa (da 11 a 13V).
Si parla solo degli effetti della cancellazione (applicazione tensione ""rossa")
Tensione più alta. Cancello una volta, due, tre.... ecc l'efficienza della lettura è sempre alta.
Tensione decisamente più bassa. Cancello 1,2,3,4.... l'efficienza di lettura crolla molto più rapidamente.
Risultato dunque è: aumentare la tensione per la cancellazione sul FG, determina un miglioramento del successivo ciclo di programmazione.
Poi Chen ha aggiunto un altro elemento, ovvero variare lo spessore dello strato di ossido che deriva dal semiconduttore.
Nel diagramma solo tensione 13V VS 11V.
Risultato: la riduzione dello spessore dell'ossido (del silicio che genera gli elettroni) di gate sotto il Gate flottante, può ridurre efficacemente il degrado delle letture.
Penso si possa interpretare intuitivamente:
meno ossido vuol dire meno elettroni liberi e dunque un passaggio della tensione di controllo più "chiara" nel dualismo: passa corrente = cella vuota/no bit oppure non passa corrente (parlo della linea blu sopra) = cella piena/si bit
ovviamente, tensione maggiore vuol dire maggiore efficienza nel ritorno degli elettroni ed una "finestra di ritorno" a chiusura più rapida e pronta per la succ. programmazione.
Il meccanismo di degrado nelle NAND Flash però continua con quello prodotto in fase di Programmazione